JEDEC publie la norme SPHBM4 : contourne les interposeurs en silicium et réduit le nombre de broches HBM de 2 048 à 512

D’après BlockBeats, en citant l’article du 22 juin de l’analyste Damnang, JEDEC a publié la norme SPHBM4, qui modifie la manière dont la mémoire HBM se connecte aux GPU. Contrairement au HBM4 traditionnel, qui nécessite des interposeurs en silicium pour la connexion, SPHBM4 permet à la mémoire HBM de contourner l’interposeur et de se connecter directement à des substrats organiques. La norme réutilise l’empilement DRAM du HBM4, tout en repensant la puce de base, réduisant le nombre de broches de 2 048 à 512 et augmentant la vitesse par broche d’un facteur 4 grâce à une sérialisation en 4:1 afin de maintenir une bande passante comparable.

Damnang indique que la principale valeur de SPHBM4 réside dans la libération de capacités de packaging avancées plutôt que dans la réduction du coût de la HBM. En libérant la surface d’interposeur en silicium auparavant occupée par la HBM, la même capacité de wafer d’interposeur pourrait théoriquement accueillir 1,5 à 2 fois plus de paquets. L’orientation concurrentielle dans le développement de la HBM se déplace de la hauteur d’empilement vers la qualité de la conception de la puce de base, au bénéfice des acteurs verticalement intégrés comme Samsung, tout en obligeant SK Hynix et Micron à s’appuyer sur TSMC pour les nœuds avancés.