Yuntianliyifei présente une architecture mémoire empilée 3D dans le développement de puces d’inférence

D’après les divulgations de la direction investisseurs du 12 mai, la puce d’inférence de Yuntianliyifei en développement adopte une architecture GPNPU comme feuille de route technologique principale. Les points techniques clés incluent une capacité de programmation universelle de niveau GPGPU compatible avec les écosystèmes CUDA grand public, des cœurs NPU optimisés pour l’efficacité de l’inférence, et une architecture de mémoire empilée en 3D conçue pour augmenter la bande passante et réduire la latence d’accès, afin de franchir le goulot d’étranglement du « memory wall ».

L’entreprise emploie aussi une architecture modulaire de calcul pour prendre en charge la construction de supernœuds à l’échelle du rack avec montée en puissance, pour des inférences de modèles MoE à des échelles de l’ordre du billion et du hundred-trillion. La feuille de route technologique vise à réduire de manière exponentielle les coûts par jeton et à accélérer le déploiement d’applications de grands modèles.