IBM stellt 0,7-Nanometer-Nanostack-Chip mit 100 Milliarden Transistoren vor und erzielt 70 % Energieeffizienzsteigerung

IBM gab am 25. Juni seinen Nanostack-Chip auf dem 0,7-Nanometer-Knoten bekannt, der mit einer dreidimensionalen vertikalen Architektur fast 100 Milliarden Transistoren umfasst. Im Vergleich zu IBMs 2-nm-Chip von 2021 bietet das neue Design fast die doppelte Transistordichte, bis zu 50 % mehr Leistung und bis zu 70 % bessere Energieeffizienz bei 40 % besserer SRAM-Skalierung. Der 3D-Stacked-Transistor-Ansatz, der in IBMs Forschungseinrichtung in Albany, New York, entwickelt und auf der VLSI 2026 vorgestellt wurde, adressiert die Beschränkungen der On-Chip-Speicherbandbreite für KI-Beschleuniger.

IBM sieht einen Weg zur Produktionseinführung innerhalb von fünf Jahren, etwa 2031. Das Unternehmen prognostiziert, dass die Nanostack-Architektur mindestens ein Jahrzehnt kontinuierlicher Halbleiterskalierung unterstützen kann, wodurch das Mooresche Gesetz verlängert wird, während das traditionelle zweidimensionale Schrumpfen an physikalische Grenzen stößt. Der Chip bleibt ein Forschungsprototyp mit nachgewiesenem funktionsfähigen CMOS-Betrieb.