IBM hat eine Sub-1-Nanometer-Chip-Architektur namens Nanostack vorgestellt, die auf dem 0,7-nm-Knoten fast 100 Milliarden Transistoren packt und auf der VLSI 2026 präsentiert wurde. Das dreidimensionale Design bietet eine um bis zu 70 % höhere Energieeffizienz und fast die doppelte Transistordichte im Vergleich zu IBMs 2-nm-Chip von 2021 und zielt auf KI-Beschleuniger-Workloads ab, mit einer 40 %igen Verbesserung des SRAM-Skalierungsverhaltens. IBM Research prognostiziert, dass die Nanostack-Architektur mindestens ein Jahrzehnt kontinuierlicher Halbleiterskalierung unterstützt und damit dem wachsenden Druck der Branche entgegenwirkt, da das traditionelle zweidimensionale Schrumpfen an physikalische Grenzen wie Quantentunneln und Wärmeableitung stößt.
IBM stellt dreidimensionale Nanostack-Transistorarchitektur vor
Die Ankündigung konzentriert sich auf den Nanostack, eine dreidimensionale Transistorarchitektur, die in IBMs Halbleiterforschungszentrum in Albany, New York, entwickelt wurde. Das Design stapelt und versetzt Transistoren vertikal in zwei gebondeten Schichten und verwendet ein extrem dünnes dielektrisches Material, um sie zu trennen. Dieser Ansatz unterscheidet sich grundlegend von der Nanosheet-Technologie, die IBM entwickelt hat und die von der gesamten Branche übernommen wurde – Nanosheets haben Merkmale in zwei Dimensionen verdichtet, während Nanostack die Dichte in einer dritten Dimension erhöht.
„Wir stellen nicht nur kleinere Transistoren her, sondern erfinden neu, wie Chips gebaut werden, um deutlich mehr Leistung und Energieeffizienz zu liefern“, sagte Jay Gambetta, Director of IBM Research und IBM Fellow.
Nanostack-Chip liefert fast die doppelte Dichte und 70 % mehr Energieeffizienz
IBMs veröffentlichte technische Ergebnisse, die auf der VLSI 2026 präsentiert wurden, zeigen im Vergleich zu IBMs 2-nm-Chip von 2021 Folgendes:
- Fast die doppelte Transistordichte
- Bis zu 50 % mehr Leistung
- Bis zu 70 % höhere Energieeffizienz
- 40 % Verbesserung der SRAM-Skalierung
Der SRAM-Gewinn ist speziell für KI-Workloads wichtig. Die On-Chip-Speicherbandbreite ist ein limitierender Faktor für KI-Beschleuniger, und eine bessere SRAM-Skalierung ermöglicht es Chip-Designern, mehr Speicher näher am Prozessor unterzubringen, ohne Fläche oder Leistungsaufnahme zu erhöhen.
IBM erklärt: 0,7-nm-Knotenbezeichnung spiegelt Dichtegeneration wider
Moderne Prozessknotennummern entsprechen nicht mehr buchstäblichen physischen Abmessungen. Die Transistor-Kanallagen im IBM-Nanostack-Design sind etwa 5 Nanometer dick, also etwa 15 Siliziumatome. Die Bezeichnung 0,7 nm spiegelt die Dichte- und Leistungsgeneration wider, nicht eine direkte Messung jedes Merkmals auf dem Chip. IBM hat dies direkt eingeräumt und erklärt, dass die Nanostack-Methode die effektiven Verbesserungen liefert, die man von einer Sub-1-nm-Skalierung erwartet, indem sie vertikal vorgeht, anstatt jede Dimension bis an atomare Grenzen zu schrumpfen.
IBM prognostiziert, dass Nanostack ein Jahrzehnt kontinuierlicher Skalierung unterstützt
Die Halbleiterindustrie steht unter wachsendem Druck, da das traditionelle zweidimensionale Schrumpfen an physikalische Grenzen wie Quantentunneln, Wärmeableitung und Fertigungskosten stößt. Das Tempo der Verbesserungen durch reine Lithografie-Fortschritte hat sich verlangsamt. IBMs Ansatz begegnet diesem Problem, indem er die Dichte durch 3D-sequentielle Integration erhöht. Das Unternehmen prognostiziert, dass die Nanostack-Architektur von diesem Punkt an mindestens ein Jahrzehnt kontinuierlicher Skalierung unterstützen kann.
Dan Hutcheson von Techinsights sagte, die Entwicklung bringe „weitere 10, 15 Jahre auf die Roadmap.“ Große Wettbewerber wie Intel, Samsung und TSMC verfolgen verwandte dreidimensionale Transistorstrategien, darunter komplementäre FET-Designs. IBMs Ankündigung stellt eine funktionierende Demonstration eines verifizierten Weges an der Sub-1-nm-Schwelle dar.
IBM forscht mit Industriepartnern in der Albany-Einrichtung
IBM führt diese Arbeiten gemeinsam mit Partnern wie Lam Research, Tokyo Electron und SCREEN Semiconductor Solutions durch. Die Albany-Einrichtung wird außerdem ein High-NA-EUV-Lithografiegerät von ASML beherbergen, das für die nächste Phase der Logikskalierung erforderlich ist. IBM hat separat Pläne bekannt gegeben, Anderon zu gründen, eine eigenständige Quanten-Foundry, die Quantenwafer in kommerziellem Maßstab herstellen soll.
IBM sieht Weg zur Produktion in fünf Jahren
Der Nanostack-Chip bleibt ein Forschungsprototyp, obwohl IBM bestätigt hat, dass er einen funktionierenden CMOS-Inverter-Betrieb mit erwarteter Schaltleistung demonstriert hat. IBM sieht einen Weg zur Produktionseinführung in frühestens fünf Jahren. Die Ankündigung deutet nicht auf eine unmittelbare Produkteinführung hin – sie signalisiert, dass die nächste Hardwaregeneration der Branche ein tragfähiges strukturelles Fundament hat.
FAQ
Was hat IBM auf der VLSI 2026 vorgestellt?
IBM hat auf der VLSI 2026 eine Sub-1-Nanometer-Chip-Architektur namens Nanostack vorgestellt, die auf dem 0,7-nm-Knoten fast 100 Milliarden Transistoren packt und ein dreidimensionales Design verwendet, das Transistoren vertikal in zwei gebondeten Schichten stapelt.
Wie schneidet IBMs Nanostack-Chip im Vergleich zu seinem 2-nm-Chip von 2021 ab?
IBMs Nanostack-Chip liefert im Vergleich zu IBMs 2-nm-Chip von 2021 fast die doppelte Transistordichte, bis zu 50 % mehr Leistung, bis zu 70 % höhere Energieeffizienz und eine 40 %ige Verbesserung der SRAM-Skalierung.
Wann rechnet IBM mit der Produktion des Nanostack-Chips?
IBM sieht einen Weg zur Produktionseinführung in frühestens fünf Jahren, wobei die Nanostack-Architektur voraussichtlich mindestens ein Jahrzehnt kontinuierlicher Halbleiterskalierung unterstützt.
