Opening
Huawei hat am 25. Mai 2026 formell das „Tau (τ)-Gesetz“ angekündigt, auf dem Internationalen Symposium für Schaltkreise und Systeme in Shanghai, und damit Chinas ersten Vorschlag eines richtungsweisenden Grundsatzes für die globale Entwicklung der Halbleiterindustrie markiert. He Tingbo, Direktor bei Huawei und Präsident des Halbleitergeschäfts, hielt den Keynote-Vortrag mit dem Titel „Exploration and Practice of New Semiconductor Development Pathways“. Am selben Tag veröffentlichte He außerdem auf der Preprint-Plattform der Chinese Academy of Sciences eine peer-reviewte Arbeit mit dem Titel „A Time Scaling Theory for Multi-Layer Electronic Systems“, die eine detaillierte technische Erklärung und eine theoretische Grundlage für das neue Gesetz liefert.
Das Tau-Gesetz schlägt vor, „geometrisches Scaling“ – den traditionellen Ansatz, die Transistorgrößen zu verkleinern – durch „Time (τ)-Scaling“ zu ersetzen: Zeit (τ) als grundlegendes Optimierungsprinzip für die Weiterentwicklung von Halbleitern und elektronischen Systemen. Nach dem Rahmenwerk von Huawei reagiert dieser Wandel auf die Realität, dass das Moore’sche Gesetz nach dem 7-Nanometer-Knoten keinen nennenswerten Nutzen mehr liefert und der Zugang zu fortschrittlicher Lithografie-Technologie für viele Chiphersteller stark eingeschränkt sowie wirtschaftlich unerschwinglich geworden ist. Durch systematisches Komprimieren der Signalfortpflanzungsverzögerungen mittels Innovationsverfahren wie Logic Folding und durch kontinuierliches Erhöhen der Transistordichte zielt das Tau-Gesetz darauf ab, eine anhaltende Evolution der Halbleiter zu erreichen, ohne sich primär auf das Vorantreiben von Prozessknoten zu stützen.
Die Ankündigung löste sofortige Marktreaktionen aus: Chinesische Halbleiteraktien stiegen am 25. Mai stark. China Integrated Circuits (SMIC) wurde nahe an der Limit-Up-Marke gehandelt, Huahong Semiconductor näherte sich einem 20%-Limit-Up, und die Ausrüster Triotech (688072.SH) sowie Shengmei Shanghai (688082.SH) legten deutlich zu.
Time (τ) Scaling Replaces Geometric Scaling
Das Tau-Gesetz stellt die wichtigste Optimierungszielgröße der Halbleiterindustrie grundsätzlich neu auf. Anstatt sich ausschließlich auf das Verkleinern von Transistordimensionen zu konzentrieren, schlägt es eine systematische Reduktion der charakteristischen Zeittkonstante τ vor – der Zeit, die Signale benötigen, um sich durch jede Schicht des elektronischen Systems fortzupflanzen –, von Umschaltvorgängen im Pikosekundenbereich bei Transistoren hin zu Antwortzeiten auf Rechenzentrums-Niveau im Sekundenbereich.
Historisch konzentrierte sich die Halbleiterindustrie mit einem einzigen Hauptziel: die Transistorgröße zu reduzieren. Gordon Moore beobachtete 1965, dass sich die Transistordichte etwa alle zwei Jahre verdoppelt. Ein Jahrzehnt später ergänzte Dennards Scaling-Theorie diese Beobachtung und zeigte, dass durch proportionalen Rückgang von Spannung und Größe die konstante Stärke des elektrischen Feldes aufrechterhalten werden konnte. Geometrisches Scaling und Dennard-Scaling ermöglichten zusammen exponentielle Verbesserungen bei Performance pro Watt und Performance pro Dollar über nahezu fünfzig Jahre.
Laut der von He Tingbo veröffentlichten Arbeit ist dieses Branchenabkommen nicht mehr anwendbar. Über den 7-Nanometer-Knoten hinaus liefert geometrisches Scaling keine proportionalen Vorteile mehr. Fortschrittliches Chipdesign am 2-Nanometer-Knoten übersteigt inzwischen ein Entwicklungsbudget von mehr als 1 Milliarde US-Dollar. Für Unternehmen wie Huawei, denen der Zugang zu den fortschrittlichsten Lithografie-Equipment fehlt, kamen diese Einschränkungen früher und haben gravierendere Folgen.
In den vergangenen sechs Jahren führte das Halbleiterteam von Huawei intensive Forschung über mobile SoCs, KI-Beschleuniger, Systemarchitektur und Packaging hinweg durch. Ihr Fazit: Die Antwort liegt nicht im Übernehmen neuer Prozessknoten oder Transistorarchitekturen, sondern darin, das Optimierungsziel selbst grundlegend zu verändern. Statt geometrischem Scaling sollte sich die zukünftige Entwicklung elektronischer Systeme auf Time Scaling konzentrieren – das systematische Absenken der charakteristischen Zeittkonstante τ über jede Schicht des Stacks hinweg, von Umschaltvorgängen im Pikosekundenbereich bis zu Antwortzeiten im Sekundenbereich auf Rechenzentrumsniveau.
Auf Basis dieses Prinzips hat Huawei in den vergangenen sechs Jahren erfolgreich 381 Chips entworfen und in Serie produziert. Das Unternehmen wird in diesem Herbst neue Kirin-Smartphone-Chips veröffentlichen, die die Logic-Folding-Technologie vollständig umsetzen und dabei die Leistung deutlich verbessern.
He Hui, Direktor für Halbleiteranalyse bei Omdia für China, erklärte, dass das Tau-Gesetz Prinzipien aus Kommunikationsnetzwerken mit hoher Übertragungsrate und geringer Latenz auf den Chip-Inneren anwendet – statt allein fortschrittliche Prozessknoten zu nutzen, um Skalierungsraum zu schaffen und die Transistormengen zu erhöhen. Er merkte zudem an, dass Huawei angesichts der Einschränkungen bei fortschrittlichen Prozessen seine technischen Vorteile mit Fachwissen in der Kommunikationstechnologie sowie verbesserten Dielektrika kombiniert, um physische Grenzen zu überwinden und alternative technologische Durchbrüche anzustreben.
Logic Folding as Core Technology
In der Arbeit von He Tingbo wird Logic Folding als zentrale technische Umsetzung des Tau-Gesetzes identifiziert. Die Arbeit argumentiert, dass die Essenz des Moore’schen Gesetzes nicht geometrische Reduktion ist, sondern die Technologie, die den größten Einfluss auf Endnutzer liefert. Kleinere Transistoren verbessern die Systemleistung, weil sie schneller schalten. Dichtere Verbindungslinien verbessern die Leistung, weil die Signalübertragungsdistanzen kürzer werden. Höhere Integration verbessert die Leistung, weil Daten weniger Grenzen überschreiten müssen. Jede Technologie-Generation komprimiert die Zeit grundsätzlich – von Pikosekunden zu Nanosekunden auf der Bauteil-Ebene, von Nanosekunden zu Mikrosekunden auf der Chip-Ebene, von Mikrosekunden zu Sekunden auf der System-Ebene. Das räumliche Scaling dient lediglich als Werkzeug, um Zeit zu komprimieren.
Daher sollte Zeit selbst als primärer Messstandard fungieren. Auf jeder Schicht des Stacks – Transistor, Schaltkreis, Chip und System – lässt sich eine charakteristische Zeittkonstante τ definieren, und ihre Reduktion dient als einheitliches Optimierungsziel. Geometrisches Scaling wird zu einem technischen Ansatz unter vielen, statt zur alleinigen Methode.
Paul Triolo, Partner und Vizepräsident bei Albright Stonebridge Group sowie Lead für Technologiepolitik in China, interpretierte das Tau-Gesetz wie folgt: Huawies Ansatz sei unkompliziert – zukünftiger Halbleiterfortschritt hänge nicht mehr primär von geometrischer Größenreduktion ab, sondern davon, die effektive Zeittkonstante τ über die Schichten von Bauteil, Schaltkreis, Chip und System zu komprimieren. Auf Bauteil-Ebene verringert dieser Mechanismus den Widerstand und die Kapazität. Auf Schaltkreis-Ebene bedeutet dies, eine dreidimensionale „Logic-Folding“-Architektur zu nutzen, um Drähte und Signalpfade zu verkürzen. Auf Chip-Ebene bedeutet dies Hardware-Software-Architektur sowie Silicon-Co-Design. Auf System-Ebene bedeutet dies, die Latenz der Verbindungen durch vereinheitlichte Speichersemantik und eng integrierte SuperPods zu reduzieren.
Bezüglich Logic Folding im Speziellen erklärte Triolo, Huawei beschreibe es als einen Übergang von einer traditionellen zweidimensionalen Layout-Gestaltung zu einer vertikalen Stapelarchitektur, bei der mehrere logische Schichten entlang der Z-Achse nach oben „falten“. Huawas Analogie: vom Einfamilienhaus zu mehrgeschossigen Gebäuden, die durch Aufzüge verbunden sind. Das Ziel ist direkt: ohne vollständige Abhängigkeit von der Transistorgrößenreduktion die Signalfortpflanzungsstrecke zu verkürzen, kritische Pfade zu kürzen und die effektive Transistordichte zu erhöhen, um Leistungsverbesserungen zu erreichen.
Laut der Arbeit fand der erste Serien-Maßstabstest von τ-Scaling in Anwendungen mobiler Geräte statt. Smartphone-SoCs haben besondere Eigenschaften: Ein einzelner Chip bildet das gesamte System. Mehrsockel-Parallelarchitekturen lassen sich nicht umsetzen; selbst tausende von Knoten können langsame Verbindungsgeschwindigkeiten nicht ausgleichen. Jede dem Nutzer bereitgestellte Leistung stammt von einem einzelnen Chip, der nur wenige Watt verbraucht und durch Wärmemöglichkeiten und Grenzwerte aus den Formfaktoren handgehaltener Geräte eingeschränkt ist.
Darüber hinaus wurde nach 2020, als der Zugang zu fortschrittlichen Prozessknoten stärker eingeschränkt wurde, die entscheidende Frage: Mit festen Prozessknoten – wie können dann weiterhin generative Leistungsverbesserungen auf einem einzelnen Chip erfolgen?
Huawas Antwort: Logic Folding. Logic Folding ist eine Entwurfsmethodik, bei der digitale, analoge und Speicher-Schaltungen nach Time-Scaling-Prinzipien in vertikal gestapelten aktiven Schichten aufgeteilt werden, wodurch eine koordinierte Optimierung zwischen Leistung, Stromverbrauch und Fläche erreicht wird.
He Tingbo erklärte, dass der Smartphone-Chip „Kirin 2026“ die erste erfolgreiche Umsetzung von Logic Folding darstelle. Basierend auf völlig neuen freien Logic-Designprinzipien erweitert er sich von einer Single-Layer- auf eine Dual-Layer-Architektur und erreicht erhebliche Verbesserungen bei der Transistordichte und verwandten Kennzahlen. „Wir haben eine Reihe von Fortschritten erzielt, die sich allein durch fortschrittliche Prozess-technik nur schwer erreichen lassen“, sagte He. Solche Innovationen werden schrittweise ab 2027 und darüber hinaus in Produktionschips einfließen.
„In den nächsten zehn Jahren werden wir weiter auf umfassendes Folding hin arbeiten, sogar auf Multi-Layer-Folding, und die komplette Full-Stack-Performance kontinuierlich optimieren – von Geräten, Schaltkreisen, Chips bis hin zu Systemen“, sagte er.
Triolo bemerkte, dass dieser Ansatz nicht völlig technologisch neu sei. Die Halbleiterindustrie habe diese Richtung seit Jahren verfolgt – der aktuelle Vorteil von NVIDIA rühre nicht nur von Transistordichte her, sondern von der Systemintegration; AMD verfolge Chiplet-Stacking und fortschrittliches Packaging; der Erfolg der M-Serie von Apple sei wesentlich auf Memory-Localisierung und hardware-software vertikale Integration zurückzuführen. „Huawas Ansatz destilliert diese Trends und erhebt sie zu einer umfassenden Lösung für das Post-Moore’sche-Gesetz-Zeitalter“, sagte Triolo.
Laut der Arbeit erreichte Logic Folding bei mobilen SoCs einen 55%-igen Anstieg der Transistordichte als eine Art Sprungfunktion und eine 41%-ige Verbesserung der Energieeffizienz bei festen Bauteilknoten (unveränderte Prozesstechnologie). Die Arbeit prognostiziert, dass die Transistordichte bis 2031 von 155 MT/mm² (Millionen Transistoren pro Quadratmillimeter) auf 400+ MT/mm² auf Bauteil- und Schaltkreisebene ansteigen wird. In der offiziellen Stellungnahme von Huawei hieß es, dass bis 2031 fortgeschrittene Chips auf Basis des Tau-Gesetzes eine Transistordichte erreichen werden, die der Prozess technologie von 1,4 Nanometern entspricht.
Impact on China's Semiconductor Industry
Im globalen Wettbewerb der Halbleiterindustrie steht die chinesische Halbleiterindustrie aufgrund von Einschränkungen beim Zugang zu fortschrittlicher Lithografie-Technologie vor den größten Herausforderungen und Belastungen. Dennoch liefern Huawas Tau-Gesetz und mehrere Chip-Prototypen eine neue Richtung – sowohl für Chinas Halbleiterindustrie als auch für die globale Halbleiterindustrie –, um auch im Post-Moore’schen-Gesetz-Zeitalter eine fortgesetzte Evolution zu erreichen.
Von Mai 2020 bis Mai 2026 hat Huawei 381 Chips entworfen und massenproduziert, die Märkte für Mobilgeräte, Künstliche Intelligenz, Automotive, Industrie und Infrastruktur bedienen. Über dieses Produktportfolio hinweg wurde die τ-Scaling-Theorie validiert.
Huawei erklärte in seiner Arbeit, dass in Zukunft CPU-Kernfrequenzen bis 2029 4 GHz und mehr erreichen sollen. Die Energieeffizienz von Kirin-SoCs soll sich innerhalb von drei bis fünf Jahren unter typischen Nutzungsszenarien mehr als verdoppeln. Die Integration von KI-Hardware wird bis 2035 um mehr als 100-fach steigen, prognostiziert.
He Tingbo erklärte, dass von 2026 bis 2035, da zahlreiche explorative Technologien schrittweise zu Produkten werden, die Transistordichte weiter zunehmen, die Betriebsfrequenz weiter wachsen und das Unternehmen weiterhin Chips mit hoher Leistung für Smartphones veröffentlichen wird. „Unsere Lösung funktioniert und funktioniert gut. Die Leistung unserer neuen Chips kann einen kontinuierlichen Benchmark-Vergleich mit alternativen Pfaden vollständig tragen.“
Bezüglich der zukünftigen Entwicklung der Halbleiterindustrie erklärte He Tingbo: „Die Zukunft gehört sicherlich zur offenen Kooperation. Unter dem Tau-Gesetz-Pfad erwarten wir eine enge Zusammenarbeit mit globalen Wissenschaftlern, Ingenieuren und Industriepartnern, um gemeinsam die Entwicklung der Halbleiter- und der elektronischen Industrie voranzutreiben.“
He Hui schätzte ein, dass bereits die Offenlegung von Huawei selbst eine Haltung zeige: Systemoptimierung anzustreben statt rein um physische Grenzen zu konkurrieren, stelle den positiven Versuch dar, den man unternimmt, während das Moore’sche Gesetz auf Siliziumbasis sich schrittweise grundlegenden Grenzen nähert.
Hu Yanping, Distinguished Professor an der Shanghai University of Finance, spezialisiert auf intelligente Technologieindustrien und Forschung zur intelligenten Ökonomie, charakterisierte das Tau-Gesetz als im Kern das Entsperren von Huawas chipbasierten spatio-temporalen Perspektiven: Anwendung freier Logic-Transformationsprinzipien, physische Optimierung von Zeittkonstanten, Logic Folding zur Dichteerhöhung, koordinierte Full-Stack-Abstimmung zur Effizienzverbesserung und Rekonstruktion des Systems zur Latenzreduktion. Dies stelle einen neuen Rahmen dar, der sich von früheren Perspektiven unterscheidet, die Prozessgenauigkeit, DUV-Multi-Exposure und Yield-Rates betonten – und der Merkmale einer mehrdimensionalen Technologiefusions-Evolution mitbringt, die nicht nur Addition und Optimierung umfassen. Branchenbeobachter sollten nicht nur Logic Folding prüfen, sondern auch verstehen, wofür die freie Logic-Designphilosophie grundsätzlich steht.
Hu Yanping schloss, dass das Tau-Gesetz sowohl theoretische Innovation als auch praktischen Versuch darstellt. „Mit Fortschreiten des Pfads erstreckt es sich nach und nach weit über die vertraute Landschaft der Halbleiterindustrie hinaus.“
FAQ
Q: Was ist das Tau-Gesetz und wie unterscheidet es sich vom Moore’schen Gesetz?
A: Das Tau-Gesetz, das Huawei am 25. Mai 2026 formell bekanntgab, schlägt vor, „geometrisches Scaling“ (Verkleinerung der Transistorgrößen) durch „Time (τ)-Scaling“ (Reduzierung der Signalfortpflanzungsverzögerungen) als richtungsweisenden Grundsatz für die Halbleiterevolution zu ersetzen. Das Moore’sche Gesetz basiert darauf, dass sich die Transistordichte ungefähr alle zwei Jahre verdoppelt, liefert jedoch jenseits des 7-Nanometer-Prozessknotens keine proportionalen Vorteile mehr. Das Tau-Gesetz adressiert dies, indem es die charakteristische Zeittkonstante τ systematisch über alle Schichten hinweg reduziert – vom Transistor-Umschalten (Pikosekunden) bis zur Reaktion des Rechenzentrums (Sekunden) – wodurch Leistungsverbesserungen ermöglicht werden, ohne sich primär auf das Vorantreiben von Prozessknoten zu stützen.
Q: Was ist Logic Folding und wie funktioniert es?
A: Logic Folding ist die Kern-Umsetzungstechnik des Tau-Gesetzes. Es wechselt von traditionellen zweidimensionalen Chip-Layouts zu dreidimensionalem vertikalem Stapeln, bei dem mehrere logische Schichten entlang der Z-Achse nach oben gefaltet werden. Nach Huawas Analogie ähnelt das dem Wechsel von Einfamilienhäusern zu mehrgeschossigen Gebäuden, die durch Aufzüge verbunden sind. Indem die Signalfortpflanzungsstrecke verringert, kritische Pfade verkürzt und die effektive Transistordichte erhöht wird, ohne sich auf kleinere Prozessknoten zu verlassen, erzielt Logic Folding Leistungsverbesserungen. Bei festen Prozessknoten erreichte Huawas Umsetzung einen 55%-igen Anstieg der Transistordichte und eine 41%-ige Verbesserung der Energieeffizienz.
Q: Welche prognostizierten Leistungsverbesserungen erwartet Huawei durch das Tau-Gesetz?
A: Laut der von Huawei veröffentlichten Arbeit sollen die CPU-Kernfrequenzen bis 2029 4 GHz und mehr erreichen. Die Energieeffizienz von Kirin-SoCs soll sich innerhalb von drei bis fünf Jahren unter typischen Nutzungsszenarien um mehr als das Zweifache verbessern. Die Integration von KI-Hardware wird bis 2035 um mehr als 100-fach steigen. Bis 2031 werden fortgeschrittene Chips auf Basis des Tau-Gesetzes eine Transistordichte erreichen, die der Prozess technologie von 1,4 Nanometern entspricht.
