Die KI-Welle treibt eine Veränderung der Landkarte der Halbleiterindustrie voran. Während fortschrittliche Verpackungstechnologien früher als nachgelagerte Prozessstufe galten, sind sie heute zu einem zentralen Bestandteil der KI-Chip-Lieferkette aufgestiegen. Da der durchschnittliche Wafer-Preis von TSMC CoWoS 10.000 US-Dollar überschritten hat und damit einem 7-nm-Fortschrittsprozess entspricht, bewegt sich die Verpackungs- und Testbranche vom Wettbewerb im Bereich „geringe Margen“ hin zu einem Wettbewerbsfeld mit „hohem Mehrwert“.
Gleichzeitig ist Intel EMIB still und leise aufgestiegen, und auch die Wettbewerbslandschaft im Markt für Advanced Packaging hat begonnen, sich subtil zu verändern.
CoWoS ist nicht mehr nur ein nachgelagerter Prozess, Neuauswertung der Verpackungs-Preise
Früher wurde Verpackung als ein Teil angesehen, der im Herstellungsprozess von Chips nur geringen Zusatzwert liefert. Doch mit dem rasanten Anstieg der Anforderungen von KI-Chips an Rechen-Dichte und Speicherbandbreite wurde diese Sichtweise vollständig umgedreht. Die Commercial Times (工商時報) führt aus, dass fortschrittliches Packaging über 2.5D- und 3D-Verpackungsarchitekturen, kombiniert mit Die-Stacking und heterogener Integrations-Technologie, zu einem entscheidenden Pfad für die Fortsetzung des Mooreschen Gesetzes wird und direkt die Leistungsfähigkeit, den Stromverbrauch und die Systemarchitektur von KI-Chips beeinflusst.
Marktdaten belegen diese Neuauswertung der Preisgestaltung noch deutlicher: Brancheninsider aus der Chipindustrie sagen, der durchschnittliche Verkaufspreis eines einzelnen CoWoS-Wafers liege bei etwa 10.000 US-Dollar und sei damit auf Augenhöhe mit einem 7-nm-Fortschrittsprozess.
Zugleich kommt Advanced Packaging ohne EUV-Maschinen aus, deren Kosten sich auf Hunderte Millionen US-Dollar belaufen, wodurch die Investitionsausgaben relativ geringer ausfallen. In Kombination mit der Einführung von Anlagen taiwanesischer Hersteller wie Hong Su (3131), Chunghwa (6640) und Wan Run (6187) entsteht eine Gewinnstruktur aus „hoher Preisbindung, niedrige Abschreibung“, und das Margenpotenzial verlagert sich schnell hin zu fortschrittlichen Prozessen.
Geändertes Geschäftsmodell von TSMC: Verpackung erhöht weiter den Anteil am Umsatz
Der Aufstieg von Advanced Packaging verändert auch grundsätzlich das Geschäftsmodell von TSMC. Der Anteil von Advanced Packaging am gesamten Umsatz von TSMC habe 2025 etwa ein Zehntel erreicht; und diese Zahl steigt weiter, da die Nachfrage nach KI-Chips kontinuierlich zunimmt. Die Positionierung von TSMC wandelt sich von traditionellem „Wafer-Fertigungsgeschäft“ zunehmend hin zu „System-Level-Integrationsdiensten“, wobei der strategische Wert der Verpackungsstufe stark an Bedeutung gewinnt.
Das Tempo der Kapazitätserweiterung spiegelt zusätzlich das Marktbewusstsein wider. Analysten schätzen, dass die Kapazität für fortschrittliches Packaging bei TSMC im Jahr 2026 etwa 1,3 Millionen Wafers erreichen und 2027 die Marke von 2 Millionen herausfordern wird; auf der Angebotsseite wird mit voller Kraft versucht, die Nachfragelücke aufzuholen.
Auch im technischen Aufbau treibt TSMC aktiv SoIC 3D-Stacking und die COUPE-Siliziumphotonik-Integrationsplattform voran. Durch optoelektronisches Co-Packaging (CPO) werden Rechenleistung und optische Kommunikation in derselben Verpackungsarchitektur integriert, um den Stromverbrauch weiter zu senken und die Übertragungs-Effizienz zu erhöhen.
Intel EMIB steigt auf: Wie sehen Analysten den Wettbewerb in der Verpackungs-Landschaft?
Gleichzeitig verriet der Analyst Jukan von Citrini in einem aktuellen Post auf der Community-Plattform X, dass es Gerüchten zufolge viele erfahrene Ingenieure gibt, die nach und nach dem Intel-EMIB-Advanced-Packaging-Team beitreten. Man geht davon aus, dass EMIB in der Lage ist, sich einen gewissen Marktanteil zu sichern.
Der Nutzer @christophauto erwähnt in seiner Antwort ebenfalls die derzeitigen Expansions-Bottlenecks von CoWoS. Er führt aus, dass bei CoWoS mit seiner großflächigen Silizium-Interposer-Schicht, wenn die Maskengröße vergrößert wird, die Schwierigkeit und die Kosten für das Zusammenfügen der Masken (reticle stitching) schnell ansteigen und die Ausbeute beeinflussen werden. Auch die Fläche des Silizium-Interposers werde nach der Vergrößerung das Risiko für Durchbiegung (warpage) erhöhen. Zudem gibt es bei der runden Wafer-Zerteilung in rechteckige Interposer grundsätzlich das Problem, dass sich der Flächenverlust nur schwer vermeiden lässt.
Im Vergleich dazu spart EMIB eine großflächige Silizium-Interposer-Schicht ein und nutzt stattdessen die Architektur, bei der kleine Silizium-Brücken organische Substrate einbetten, wodurch die Flexibilität höher ist. Sobald ein Glas-Substrat eingeführt wird, steigt die thermische Stabilität weiter, und die Kosten-Wettbewerbsfähigkeit wird noch deutlicher.
Der Nachteil besteht jedoch darin, dass die Flächen der Silizium-Brücken und die Verdrahtungsdichte die Verbindungsbandbreite begrenzen. Die Übertragungsstrecke ist länger und die Latenz leicht höher als bei CoWoS, was für GPU-Anbieter mit extrem strengen Anforderungen an Bandbreite ein harter Nachteil ist. Außerdem forscht TSMC daran, dem entgegenzuwirken, indem es CoPoS (Panel-Level-Packaging)-Technologie entwickelt: Mit rechteckigen Panels statt runden Wafern soll die Begrenzung durch das Masken-Zusammenfügen und den Wafer-Abfall direkt gelöst werden. Man erwartet, dass eine Serienproduktion frühestens zwischen 2028 und 2029 erreicht wird.
(陳立武封神！Citrini 評 Intel 「今年最出色財報」盼承接台積電 CoWoS 外溢需求)
Wettbewerb und Kooperation laufen parallel: Der Thron von CoWoS ist kurzfristig schwer zu erschüttern
Auf der Ebene der Anwendungen ist CoWoS besonders in Szenarien mit hohem Bandbredebedarf bei KI-Trainingsumgebungen beliebt, etwa bei der tiefen Kopplung mit Nvidia Blackwell und der nächsten Rubin-Architektur. EMIB hingegen positioniert sich schrittweise mit Kostenvorteilen und der Flexibilität großflächiger Verpackungen in der Inferenz sowie in den selbst entwickelten ASIC-Märkten von Cloud-Anbietern, etwa mit Googles Planung zur Einführung von TPU v9 im Jahr 2027.
Allerdings ist das Verhältnis zwischen TSMC CoWoS und Intel EMIB nicht einfach nur ein Konkurrenzverhältnis. TSMC hatte in einer früheren Earnings-Konferenz bereits offengelegt, dass es die Nutzung von Rechenchips durch Intel EMIB-Advanced-Packaging ermöglichen wird, wodurch eine Aufgabenteilung zwischen Up- und Downstream entsteht, die sich gegenseitig ergänzt.
Der Wettbewerb bei Advanced Packaging ist im Grunde ein Prozess, bei dem der Markt in eine reifere, geschichtete Struktur übergeht: Das Top-Level-GPU-Trainingsszenario wird weiterhin von CoWoS dominiert, während der Inferenz- und ASIC-Markt von EMIB angegriffen wird. Der Thron von TSMC bleibt kurzfristig stabil, doch die Neugestaltung der Verpackungs-Landschaft beginnt erst jetzt.
Dieser Artikel CoWoS: Durchschnittlicher Wafer-Preis bricht die Marke von 10.000 US-Dollar, Advanced Packaging wird zu TSMCs neuem Gewinn-„Motor“; erscheint zuerst in 鏈新聞 ABMedia.
