Huawei-Mitglied des Vorstands und Leiter des Halbleitergeschäfts He Tingbo veröffentlichte am 26. Mai auf der IEEE-Internationalen Konferenz „Circuits and Systems“ die Chip-Architekturen „Tau (τ)-Scaling“ und „LogicFolding“. Er behauptet, dass sich ohne Abhängigkeit von EUV-Geräten zur extremen Ultraviolett-Lithografie eine Steigerung der Transistordichte um 55% und eine Verbesserung der Effizienz des Stromverbrauchs um 41% erreichen lassen; das Ziel ist, bis 2031 eine Transistordichte zu erreichen, die der eines 1,4-nm-Prozesses entspricht.
Die technische Logik hinter dem Tau-Scaling: Von der geometrischen Verkleinerung zur zeitlichen Optimierung
Der zentrale Innovationspunkt des Tau-Scaling liegt in der Umstellung der technischen Ausrichtung: Das traditionelle Mooresche Gesetz (Moore's Law) setzt auf das physische geometrische Verkleinern von Transistoren (dafür wird eine fortschrittlichere Lithografie-Technologie benötigt); das Tau-Scaling konzentriert sich hingegen auf die Optimierung im „Zeitbereich“: Durch das Senken des Widerstands und der kapazitiven Last bei der Signalübertragung wird eine höhere effektive Transistordichte erreicht. So wird der Umweg um die Abhängigkeit von noch fortschrittlicheren Lithografie-Maschinen ermöglicht.
LogicFolding ist die physische Ausführungsarchitektur des Tau-Scaling. Dabei werden Logikschaltkreise gefaltet und als doppelstöckiges Rahmenwerk gestapelt, wodurch die Länge der internen Verbindungen verkürzt wird und gleichzeitig die Effizienz des Stromverbrauchs sowie die Transistordichte steigen. Die von Huawei genannten quantitativen Ziele: 55% mehr Transistordichte, 41% höhere Effizienz beim Stromverbrauch; für das Jahr 2026 soll die Transistordichte im Kirin-Chip bei 238 MTr/mm² liegen. Bemerkenswert ist: Diese Zahlen stammen aus internen Huawei-Aussagen und wurden bislang nicht durch unabhängige Benchmarks Dritter unabhängig verifiziert.
Die bestätigten Wettbewerbsvorteile von NVIDIA und die noch offenen Herausforderungen
Die bereits bestätigten Wettbewerbsvorteile von NVIDIA: Das CUDA-Software-Ökosystem ist aktuell der Branchenstandard für das Training von KI-Modellen, die Kosten für einen Wechsel für Entwickler sind sehr hoch; die 3-nm-Fertigungskooperation von TSMC stellt sicher, dass die derzeit fortschrittlichste Hardware-Performance verfügbar ist; die groß angelegte Bereitstellungsplanung für Vera-CPU-Systeme durch Hyperscaler wie Oracle Cloud Infrastructure wurde bestätigt; Analyst J Stern Chris Rossbach erklärte: „Die Dominanz dieses Chip-Herstellers im KI-Bereich ist unerreicht, weil er im Gegensatz zu kapitalknappen Wettbewerbern über Ressourcen verfügt, um über sie hinauszugehen.“
Die noch zu lösenden bekannten Herausforderungen von Huawei: Es gibt keine unabhängigen Benchmark-Ergebnisse zur Verifikation der Leistungsfähigkeit großer KI-Trainingsumgebungen; die Skalierung der Fertigungs-Ausbeute (Yield Rate) ist weiterhin unklar; Systemweit fehlen noch Verifikationen für Wärmemanagement, Energieeffizienz und Lösungen zur Speicherintegration; der Zeitplan für die Integration der aufsteigenden KI-Chips von Huawei liegt bei 2030, also sind es von heute aus noch 4 Jahre.
Häufige Fragen
Warum soll das Tau-Scaling das technische Hindernis der EUV-Lithografie umgehen können?
EUV (Extreme-Ultraviolet-Lithografie) ist die notwendige Ausrüstung für die Herstellung fortschrittlicher Chips unter 7 nm. Sie wird derzeit von dem niederländischen ASML monopolartig geliefert; US-Sanktionen haben Huawei seit 2019 daran gehindert, solche Geräte zu erhalten. Der entscheidende Punkt des Tau-Scaling liegt darin, dass es die Leistung nicht durch das physische Verkleinern von Transistoren verbessert (wofür Lithografie-Technologien mit kürzerer Wellenlänge erforderlich wären), sondern durch den Einsatz von 3D-Stacking (dreidimensionales Stapeln) und das Verkürzen interner Verbindungen (LogicFolding-Architektur) die Effizienz der Signalübertragung sowie die effektive Transistordichte steigert. Dieser technische Weg kann theoretisch eine höhere effektive Dichte in den in China verfügbaren Prozessen (z. B. 7 nm von SMIC) ermöglichen und damit den direkten Bedarf an noch fortschrittlicheren Lithografie-Equipment umgehen.
Wie greift diese Veröffentlichung die Story vom letzten DeepSeek-Vorfall auf?
DeepSeek und das Tau-Scaling stellen beide eine zentrale Annahme des westlichen Markts in Frage: dass „fortgeschrittene KI-Fähigkeiten“ zwingend kostspielige, knappe Hardware erfordern. DeepSeek zeigt, dass mit geringeren Rechenleistungskosten eine KI-Modellleistung auf gleichem Niveau wie OpenAI erreicht werden kann; das Tau-Scaling behauptet, hochdichte Chips ohne Abhängigkeit von sanktionierter fortgeschrittener Hardware zu ermöglichen. Beide Ereignisse treffen direkt das Logikmodell hinter der NVIDIA-Bewertung, das auf „Knappheitsprämien“ bei Rechenleistung beruht, und führen zu einer Neubewertung der Frage, wie viel von dieser Knappheitsprämie aktuell im NVIDIA-Aktienkurs eingepreist ist.
Wie sollen die Rubin-Architektur und die Blackwell-Architektur von NVIDIA 2026 auf einen möglichen Wettbewerb aus China reagieren?
Der Hardware-Fahrplan von NVIDIA für 2026 wurde bestätigt: Die Datenzentrumsarchitektur Rubin (R100 GPU + Vera CPU) nutzt den fortschrittlichsten Fertigungsprozess von TSMC und befindet sich in der geplanten Serienproduktion; die Blackwell-basierten RTX-50-Serien für Konsumenten und Workstations werden weiterhin auf den Markt gebracht. Oracle Cloud Infrastructure hat die groß angelegte Bereitstellungsplanung für Vera-CPU-Systeme bestätigt. Die Software-Festung von NVIDIA (CUDA-Ökosystem) macht es kurzfristig schwierig, seine führende Position im globalen KI-Trainings-Infra-Markt durch Konkurrenz auf Hardware-Ebene direkt zu erschüttern, insbesondere in Märkten außerhalb Chinas. Selbst wenn es dem Huawei-Technologiepfad gelingt, wie geplant umzusetzen, muss der direkte Wettbewerb zwischen den aufsteigenden KI-Chips von Huawei und den NVIDIA-GPUs bis nach 2030 warten.
